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中国大学MOOCEDA技术及应用作业答案

EDA技术及应用

学校: 九八五题库

学校: 超星学习通

题目如下：

1. 1. EDA的全称是

A. Computer Aided Design

B. Electronic Design Automation

C. Electronic Design

答案: Electronic Design Automation

2. 2. EDA发展历程,下列中那个次序是对的?

A. 电子CAE→机械CAD→EDA

B. CPLD→简单PLD→FPGA

C. ESDA→电子CAD→电子CAE

D. 电子CAD→电子CAE→EDA

答案: 电子CAD→电子CAE→EDA

3. 3. 下列哪些是可以借助计算机上的EDA软件来完成的:

A. 焊接

B. 自动布局布线

C. 办公自动化

D. 综合

答案: 综合

4. 4. SOC是System On Chip(芯片系统)的缩写。

答案: 正确

5. 5. EDA的中文含义是电子设计自动化

答案: 正确

6. 1. ModelSim是哪种EDA工具:

A. 综合器

B. 仿真器

C. 适配器

D. 下载器

答案: 仿真器

7. 2. 下列属于FPGA开发工具的是？

A. Modelsim

B. Quartus II

C. Synplify Pro

D. VCS

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8. 3. Quartus具有哪些类型EDA工具的功能:

A. 下载器

B. 适配器

C. 综合器

D. 仿真器

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9. 4. 在FPGA设计流程中,下列哪些是常用EDA工具:

A. 设计输入器

B. 仿真器

C. 适配器

D. 下载器(软件端)

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10. 5. HDL是Hardware Description Language的缩写

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11. 1. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为

A. 软IP

B. 固IP

C. 硬IP

D. 全对

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12. 2. IP是EDA技术中不可或缺的一部分,下列哪些是常见处理器IP

A. MIPS

B. ARM Cortex-M33

C. RISC-V RV32I

D. NiosII

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13. 3. 硬IP是HDL源码形式提供的,很容易进行设计修改。

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14. 4. 目前在数字系统的设计中,主要采用Bottom-UP设计为主。

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15. 5. 在EDA技术术语中,IP是Internet Protocol(网际互连协议)的缩写

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16. 1. 下列设计流程次序说明中,那些是正确的:

A. 适配早于综合

B. 仿真在设计输入前面

C. 设计输入在综合后面

D. 硬件测试在下载后面

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17. 2. Verilog RTL代码经过综合后生成:

A. 门级网表

B. PCB

C. 二进制指令序列

D. 行为及代码

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18. 3. “接近真实器件运行特性的仿真,仿真文件中己包含了器件硬件特性参数,因而,仿真精度高。”这句说的是那种仿真:

A. 硬件仿真

B. 功能仿真

C. 时序仿真

D. 软件仿真

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19. 4. Verilog程序编写设计流程中的第一步:HDL文本输入

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20. 5. HDL语言已经成熟,近十年来,没有出现新的HDL语言

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21. 1. 下列关于FPGA可编程原理的说法,那个是正确的____。

A. 基于LUT结构

B. 基于与阵列可编程

C. 基于或阵列可编程

D. 基于乘积项逻辑可编程

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22. 2. 下列对FPGA结构与工作原理的描述错误的是:

A. FPGA是基于查找表结构的可编程逻辑器件;

B. 在Intel的器件中,CYCLONE IV系列属FPGA结构;

C. 基于SRAM的FPGA器件,在每次掉电后会丢失里面已经下载的设计;

D. FPGA全称为复杂可编程逻辑门器件。

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23. 3. FPGA是可编程的逻辑器件,通过编程可以将()写入器件

A. 源代码

B. 数字逻辑

C. 模拟电路

D. 储存器

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24. 4. 以下关于FPGA的描述正确的是:

A. 可编程逻辑器件

B. 掉电程序会丢失

C. 需要使用配置芯片

D. 基于查找表

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25. 1. PLD的中文全称是____。

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26. 2. CPLD的中文全称是什么?____。

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27. 3. FPGA的中文全称是什么?____。

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28. 4. 从结构上看,PLD器件能够分为以下几类结构:

A. 基于与阵列可编程

B. 基于或阵列可编程

C. 基于乘积项逻辑可编程

D. 基于查找表结构

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29. 5. 下面哪些器件属于复杂PLD:

A. FPGA

B. PROM

C. PLA

D. CPLD

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30. 6. PLD按照可编程的次数分为两类:一次性编程器件和可多次编程器件。

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31. 1. 以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理:

A. PLA

B. PAL

C. PROM

D. FPGA

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32. 2. 以下可编程器件原理基于与或阵列的有:

A. FPGA

B. PROM

C. GAL

D. PLA

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33. 3. 简单PLD器件都是基于与或阵列。

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34. 4. PLD器件内部主要由各种逻辑功能部件和可编程开关构成。

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35. 1. 关于LUT说法错误的是()

A. 通过LUT的时间延迟是固定的

B. 4输入LUT可以完成16种逻辑运算

C. LUT包含在Slice中

D. 不可以直接对LUT原语进行例化

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36. 2. FPGA的中文全称是什么?____。

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37. 3. 以下关于FPGA的描述正确的是:

A. 可编程逻辑器件

B. 掉电程序会丢失

C. 需要使用配置芯片

D. 基于查找表

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38. 4. 在JTAG边界扫描测试,以下关于边界扫描I/O引脚功能的描述正确的是:

A. TD0测试数据输出

B. TDI测试数据输入

C. TEN测试使能

D. TCK测试时钟输入

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39. 5. JTAG是IEEE定义的边界扫描测试规范。

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40. 1. 一个基本的Verilog HDL程序由 构成。

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41. 2. 一个完整的Verilog HDL设计模块包括： 、 、 和 。

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42. 3. Verilog HDL的模块端口有三种类型，分别是 、 和 。

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43. 4. HDL是Hardware Description Language的缩写

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44. 5. Verilog语法类似于C语言

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45. 1. Y<=a;是:

A. 连续赋值语句

B. ,非阻塞式赋值

C. 阻塞式赋值

D. 条件语句

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46. 2. 这段程序描述的逻辑功能为: module Learn1_1(a,b,s,y); input a,b; input s; output y; wire d, e; assign d = a & s; assign e = b & (~s); assign y = d | e; endmodule

A. 二选一数据选择器

B. 计数器

C. 四选一数据选择器

D. 译码器

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47. 3. assign引导的连续赋值语句属于并行赋值语句吗

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48. 4. Verilog HDL中assign为持续赋值语句。

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49. 5. 用“begin_end语句”来标识的块称为顺序块。

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50. 6. 用“fork join语句”来标识的块称为并行块。

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51. 7. 在并行块里,各条语句在前还是在后是无关紧要的。

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52. 1. 下列哪些是Verilog中的循环语句关键词:

A. repeat

B. while

C. for

D. parameter

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53. 2. forever循环语句常用于产生周期性的波形,用来作为仿真测试信号。

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54. 3. case语句中default项可有可无,但一个case语句里只准有一个default项。

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55. 4. 每一个case分项的分支表达式的值必须互不相同,否则就会出现矛盾现象。

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56. 5. case语句的所有表达式的值的位宽可以不相等。

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57. 6. 不完整的IF语句,其综合结果可实现:

A. 时序逻辑电路

B. 组合逻辑电路

C. 双向电路

D. 三态控制电路

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58. 1. task和function语句可以在程序模块中的一处或多处调用。

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59. 2. module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT); reg [3:0] Q1; reg FULL; wire LD; always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1; endmodule 该模块实现的功能是:

A. 同步加载计数器

B. 同步清零加载计数器

C. 异步加载计数器

D. 异步清零加载计数器

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60. 3. module CNT4(CLK,Q); output [3:0] Q; input CLK; reg ____ Q1 ; always @(posedge CLK) Q1 = Q1+1 ; assign Q = Q1; endmodule 空格处应该填入

A. reg

B. CLK

C. Q1

D. [3:0]

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61. 4. module SHIF4(DIN,CLK,RST,DOUT); input CLK,DIN,RST; output DOUT; reg [3:0] SHFT; always@(posedge CLK or posedge RST) if (RST) SHFT<=4'B0; else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;end assign DOUT=SHFT[0]; endmodule 该程序实现的功能是

A. 右移移位寄存器

B. 异步清零

C. 同步清零

D. 左移移位寄存器

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62. 5. module fdiv1(CLK,PM,D,DOUT,RST); input CLK, RST; ____[3:0] D; output PM; output [3:0] DOUT; ____[3:0] Q1; reg FULL; wire LD; always@(posedge CLK or____LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==4'b0000); assign PM=FULL; assign DOUT=Q1; endmodule 空格处应该填入(序号):___、____、___、____。 1、LD; 2、posedge; 3、input; 4、reg

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63. 6. module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD ; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; ____[3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!____) Q1 <= 0; else if (EN) begin if (!____) Q1<=DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule 空格处应该填入(序号):____、____、____。 1、LOAD 2、reg 3、RST 4、output

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64. 7. module fdiv2(CLK,PM,D); input CLK; input [3:0] D; ____PM; reg FULL; reg ____Q1; wire RST; always@(posedge CLK or ____RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; end assign ____=(Q1==D); assign PM=FULL; endmodule 空格处应该填入(序号):____、____、____、____。 1、RST 2、posedge 3、[3:0] 4、output

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65. 8. module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule 该程序实现的功能为:

A. 含异步并行预置功能

B. 左移移位寄存器

C. 右移移位寄存器

D. 含同步并行预置功能

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