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中国大学MOOC电子测试平台与工具2作业答案

电子测试平台与工具2

学校: 无

平台: 超星学习通

题目如下：

1. 1个模块中允许的always语句

A. 没有限制

B. 1条

C. 2~10条

答案: 没有限制

2. 按位与的运算符为

A. ^

B. &

C. |

D. ～

答案: &

3. Verilog语言是

A. Software Programming Language

B. Hardware Description Language

答案: Hardware Description Language

4. always描述时序电路时使用何种赋值？

A. 非阻塞赋值=>

B. 阻塞赋值=

答案: 非阻塞赋值=>

5. 描述clk上升沿有效、同步低电平复位正确的是：

A. always @(posedge clk) if(!rst) q <= 1'b0; else q <= in;

B. always @(negedge clk) if(!rst) q <= 1'b0; else q <= in;

答案: always @(posedge clk) if(!rst) q <= 1'b0; else q <= in;

6. 2位输入信号in的定义，正确的是：

A. input in [1:0];

B. input [1:0] in;

C. in [1:0] input;

D. input reg [1:0] in;

答案: input [1:0] in;

7. 描述clk下降沿有效、同步低电平复位正确的是：

A. always @(negedge clk) if(!rst) q <= 1'b0; else q <= in;

B. always @(posedge clk) if(!rst) q <= 1'b0; else q <= in;

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8. 拼接运算符为

A. （ ）

B. { }

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9. 8位输出信号out的管脚定义，正确的是：

A. output [7:0] out;

B. input [7:0] out;

C. output out [7:0];

D. out output [7:0];

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10. assign y = {2{a},3{b}};正确的为

A. y = {a,a,b}

B. y = {a,a,b,b}

C. y = {a,a,b,b,b}

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11. 将信号定义为reg会不会综合为寄存器？

A. 不一定

B. 一定会

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12. 设计顺序通常为

A. 系统→模块定义→模块实例化→模块互连

B. 模块互连→模块实例化→模块定义→系统

C. 模块实例化→模块定义→模块互连→系统

D. 模块定义→模块实例化→模块互连→系统

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13. 描述clk下降沿有效、异步高电平复位正确的是：

A. always @(negedge clk or posedge rst) if(rst) q <= 1'b0; else q <= in;

B. always @(negedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

C. always @(posedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

D. always @(posedge clk or posedge rst) if(!rst) q <= 1'b0; else q <= in;

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14. 一个设计由

A. 模块间的互连构成

B. 多个模块构成

C. 多个模块以及这些模块间的互连构成

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15. 仿真时

A. 需要设置时间精度

B. 不需要设置时间精度

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16. Testbench模块的输出管脚连接设计模块的

A. 输入管脚

B. 输出管脚

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17. 设置时间单位为1ns、时间精度为1ps正确的是

A. timescale 1ns/1ps

B. `timescale 1ns/1ps

C. `timescale 1/1

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18. 按位异或的运算符为

A. |

B. ～

C. &

D. ^

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19. 仿真时

A. 不需要设置时间单位

B. 需要设置时间单位

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20. Verilog语言

A. 翻译为机器指令，并在计算机上执行

B. 描述硬件在时间上的行为和空间上的结构

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21. 描述clk上升沿有效、异步低电平复位正确的是：

A. always @(posedge clk or posedge rst) if(!rst) q <= 1'b0; else q <= in;

B. always @(negedge clk or posedge rst) if(!rst) q <= 1'b0; else q <= in;

C. always @(posedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

D. always @(negedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

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22. assign x = {2{1'b0},a};正确的为

A. x = {0,0,a}

B. x = {0,a}

C. x = {a}

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23. Testbench通常

A. 必须要有

B. 根本不需要

C. 可有可无

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24. 描述clk下降沿有效、异步低电平复位正确的是：

A. always @(negedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

B. always @(posedge clk or posedge rst) if(!rst) q <= 1'b0; else q <= in;

C. always @(negedge clk or posedge rst) if(!rst) q <= 1'b0; else q <= in;

D. always @(posedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

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25. Testbench模块的输入管脚连接设计模块的

A. 输入管脚

B. 输出管脚

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26. assign语句中使用何种赋值？

A. 非阻塞赋值=>

B. 阻塞赋值=

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27. 1位输入信号in的定义，正确的是：

A. in input

B. input reg in;

C. in wire input

D. input in;

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28. 逻辑与的运算符为

A. ||

B. &&

C. !

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29. Verilog中信号值X/x表示

A. 未知态，可能为0，也可能为1；

B. 未知态，为0；

C. 高阻态

D. 未知态，为1；

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30. 当1个模块需要多次使用时采用何种方法？

A. 复制

B. 实例化

C. 调用

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31. Verilog设计的核心

A. 模块（module）

B. always语句

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32. always语法中赋值信号必须定义为

A. Time

B. wire

C. reg

D. Integer

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33. assign可以描述

A. 组合逻辑

B. 时序逻辑

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34. Verilog模块由

A. 信号/数据类型声明

B. 端口列表

C. module

D. 端口定义

E. 模块名称

F. 逻辑功能

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35. 可综合语句描述正确的是？

A. 只能用于设计模块

B. 需要转换为最终的电路

C. 只能用于测试模块

D. 用于设计模块、测试模块

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36. Verilog中信号值可以为

A. x

B. z

C. 1

D. 0

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37. assign语法中赋值信号必须定义为

A. reg

B. wire

C. Time

D. Integer

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38. always可以描述

A. 组合逻辑

B. 时序逻辑

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39. initial语句可以

A. 用于仿真

B. 用于设计逻辑结构

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40. 信号定义正确的是：

A. wire data[1:0];

B. wire [1:0] data;

C. reg data [1:0];

D. reg [1:0] data;

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41. initial语法中赋值信号必须定义为

A. Time

B. wire

C. reg

D. Integer

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42. assign语句可用在

A. 用于设计模块、测试模块

B. 只能用于设计模块

C. 只能用于测试模块

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43. assign语句正确的是：

A. assign a_temp = {a[31],a};

B. assign rtype = (op == `INSTR_RTYPE_OP);

C. assign databus = (re) ? out : 16'bz;

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44. always语句正确的是：

A. always @(posedge clk or negedge rst) if(!rst) q <= 1'b0; else q <= in;

B. always @(posedge clk or negedge rst) if(rst) q <= 1'b0; else q <= in;

C. always @(posedge clk or negedge rst) if(rst) a <= 1'b0; else q <= in;

D. always @(posedge clk or negedge rst) if(!rst) q = 1'b0; else q <= in;

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45. Verilog模块端口定义为

A. output

B. input

C. out

D. in

E. inout

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46. always语句可用在

A. 用于设计模块、测试模块

B. 只能用于测试模块

C. 只能用于设计模块

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47. 模块（and4(a,b,c)）已设计好，正确的实例化语法是

A. and4 C2(a2,b2,c2);

B. C2 and4(a2,b2,c2);

C. C1 and4(a1,b1,c1);

D. and4 C1(a1,b1,c1);

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48. 拼接运算符正确的是

A. assign y = {2{a},3{b}};

B. assign x = {2{1'b0},a};

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49. I2C协议只需要1根线即可实现数据传输。

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50. I2C协议中，SDA能按照协议时序输入或输出信号。

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51. AT24C02的SCL信号时钟没有频率限制。

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52. I2C协议中，SDA只会输出数据。

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53. I2C协议中，ACK信号只能是从机发出。

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54. I2C协议只需要2根线（除地线外）即可实现数据传输。

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55. I2C协议中，SDA只能输入数据。

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56. AT24C02为EEPROM，掉电后存储的数据不会丢失。

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57. I2C总线中，只能实现2个设备之间的数据传输。

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58. I2C协议中随机地址读操作时，需要虚写(DUMMY WRITE)。

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59. I2C协议中，ACK信号只能是主机发出。

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60. I2C协议中随机地址读操作时，不需要虚写(DUMMY WRITE)。

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61. AT24C02芯片有写操作时间，即执行写操作（芯片内部需要将数据烧写至存储单元）后，必须要等待一段时间才能进行其它操作。

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62. I2C总线中，每个设备没有独立的地址。

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63. I2C总线中，每个设备有独立的地址。

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64. AT24C02芯片没有写操作时间，即执行写操作（不包括写操作时间）后立刻可进行其它操作。

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65. AT24C02为EEPROM，掉电后存储的数据会丢失。

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66. I2C总线中，只能实现多个设备之间的数据传输。

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67. I2C协议中，SDA线通常不会外接上拉电阻。

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68. I2C协议中，SDA线通常会外接上拉电阻。

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69. AT24C02芯片的存储容量为：

A. 1KBYTE

B. 1Kbit

C. 2Kbit

D. 2KBytes

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70. EEPROM芯片中器件地址的高4位为：

A. 3'b111

B. 2'b10

C. 1

D. 4'b1000

E. 4'b1010

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71. I2C协议中，地址先发送：

A. 第0位（LSB）

B. 任意位

C. 第7位（MSB）

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72. EEPROM芯片中器件地址最低位表示：

A. 无意义

B. 地址0位

C. 读写位

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73. I2C协议中，当SCL为高、SDA产生下降沿表示处于：

A. 数据传输

B. 起始信号

C. 停止信号

D. 空闲状态

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74. I2C协议中，停止信号是下列哪一种？

A. SCL=1，SDA=1;

B. SDA=1，SCL=上升沿;

C. SCL=1，SDA=上升沿;

D. SCL=1，SDA=下降沿;

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75. I2C总线中，数据线的名称是：

A. SDA

B. SPI

C. SCL

D. RXD

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76. I2C总线中，只需要几条信号线（除地线外）。

A. 1

B. 2

C. 4

D. 3

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77. I2C总线中，时钟线的名称是：

A. SDA

B. SCL

C. I2C

D. SPI

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78. I2C协议中，每次数据传输通常传输几位？

A. 10

B. 7

C. 9

D. 8

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79. AT24C02芯片的WP管脚为写保护，只能读的是：

A. WP=1或0

B. WP=0

C. WP=1

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80. I2C协议中随机地址读操作时，DUMMY WRITE的目的是：

A. 满足时间需要。

B. 根本不需要。

C. 用于写入读操作的地址。

D. 用于写入写操作的地址。

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81. I2C协议中，数据先发送：

A. 第0位

B. 第7位

C. 第2位

D. 第6位

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82. AT24C02芯片的存储容量为：

A. 256字节

B. 512字节

C. 512位

D. 256位；

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83. I2C协议中传输数据时：SDA上的数据只能在SCL什么样的电平才允许变化。

A. 上升沿

B. 高电平

C. 高电平或低电平

D. 低电平

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84. I2C协议中，当SCL、SDA长时间都为高电平，表示处于：

A. 数据传输

B. 起始信号

C. 总线空闲状态

D. 停止信号

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85. AT24C02芯片中SCL的最高频率为：

A. 4Mhz@5V；

B. 1Mhz@5V；

C. 2Mhz@5V；

D. 3Mhz@5V；

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86. EEPROM芯片中，器件地址最低位：

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87. I2C协议中，单字节写操作的顺序是：

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